DDR电路

概要：本文介绍了DDR控制器的基本配置与兼容标准，详细阐述了电路设计中的关键要点，包括电源管理、时钟信号，以及LPDDR4/LPDDR5颗粒的连接要求，并通过拓扑结构图展示了典型的布局方式。

1. DDR控制器

• 兼容 LPDDR4 / LPDDR4X / LPDDR5 标准
• 支持 64bits 数据总线宽度，由 4 个 16bits 的 DDR 通道组成
• 每个通道容量最大寻址地址为 8GB，4 个通道总容量可支持达到 32GB
• 两个 16bits 通道组成一个 32bits 通道（即图纸中 CH0、CH1 通道）
  • 注意：两个 32bits 通道不能采用不同容量的颗粒配置，如 4GB + 2GB

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2. 电路设计

• 内置 Retention 功能：DDR 进入自刷新期间，DDR 控制器端 DDR_CH_VDDQ_CKE 的电源脚需保持供电，其它电源可关闭
• DDR 颗粒的 VDDQ 电源可在 tCKELCK 关闭 5ns 后关闭，其它电源不能关闭
• LPDDR5 引入了 WCK 时钟
  • 有两个工作时钟：
    • CK_t 和 CK_c：用于控制命令、地址的操作
    • WCK_t 和 WCK_c：运行频率可为 CK 的 2 倍或 4 倍
  • 写操作时：WCK 是时钟也是 Write data strobe
  • 读操作时：WCK 是 DQ 和 RDQS 的时钟，RDQS 是 Read data strobe 信号
• RK3588 支持 DVFSC Mode（运行 LPDDR5 时）：
  • DVFSC 模式支持在 VDD2L (0.9V) 与 VDD2H (1.05V) 之间切换
  • 高频运行使用 VDD2H，低频运行使用 VDD2L
• 颗粒连接要求：
  • LPDDR4x / LPDDR5 的颗粒 ZQ：必须接 240ohm ±1% 到 VDDQ_DDR_S0 电源
  • LPDDR4 的颗粒 ZQ：必须接 240ohm ±1% 到 VDD2_DDR_S3 电源
  • LPDDR4 / 4x 的颗粒 ODT_CA：必须接 10Kohm ±5% 到 VDD2_DDR_S3 电源

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3. 拓扑结构

3.1 LPDDR4 / 4x 拓扑结构（2 颗 32bit）

• DQ、CA 采用点对点拓扑结构
  

3.2 LPDDR5 拓扑结构（2 颗 32bit）

• DQ、CA 采用点对点拓扑结构