eDP 原理图设计

1 接口引脚定义与连接

1.1 高速主链路（Main Link Lane 0-3）

• 信号定义：LANE0_P/N 至 LANE3_P/N，1 到 4 对差分信号对，用于核心显示数据传输。
• 设计要点：
  • 必须作为差分对布线，严格控制90Ω ±10% 差分阻抗。
  • 每个 Lane 需在源端（SoC/GPU 侧） 靠近引脚处放置一对AC 耦合电容（220nF 0201 封装）。
  • 接收端（屏端）已集成终端匹配电阻，源端无需额外添加。

此处使用了100nF的耦合电容。

问：耦合电容的大小应该怎么选择？

1.2 辅助通道（AUX Channel）

• 信号定义：AUX_P/N，一对双向半双工差分信号线，用于链路训练、EDID 读取、HPD 通信等低速任务。
• 设计要点：
  • 按差分线布线，阻抗要求可略低于主链路。
  • 需在源端串联 AC 耦合电容。

1.3 热插拔检测（HPD）

• 信号定义：HPD，由显示屏发送至源端，指示设备连接状态，高有效（代表有屏幕接入）。

没有接入屏幕时，屏幕接口端为低电平，则左边的MOS不通，右边的MOS G2被上拉到3S，导通，则CPU端被拉低到地；接入屏幕反之。

问：两个MOS的作用是什么？ 电平转换？