时序参数

概要：本文介绍了数字电路中触发器的关键时序参数——建立时间（Tsetup）和保持时间（Thold），并配合图示分析了这两个参数在时钟系统中的作用及其约束条件。

1. 触发器中的时序参数概述

触发器（Flip-flop）是数字电路中最基本的电路单元，而建立时间和保持时间正是触发器中非常重要的两个概念。

1.1 建立时间（Tsu：setup time）

建立时间是指在时钟沿到来之前，数据从不稳定变为稳定所需的最小时间。

• 说明：如果不满足建立时间的要求，数据将无法在该时钟的上升沿被稳定地锁存到触发器中。

1.2 保持时间（Thd：hold time）

保持时间是指在触发器的时钟信号上升沿到来之后，数据需要持续稳定不变的最小时间。

• 说明：如果保持时间不满足要求，数据同样不能被稳定地锁存入触发器。

---

2. 建立时间与保持时间的定义总结

• 建立时间（Tsu）：在时钟上升沿来临之前，信号保持稳定的最小时间。
• 保持时间（Thd）：在时钟上升沿来临之后，信号保持稳定的最小时间。

时钟沿到来时，触发器对数据 D 进行采样，并将采样值输出至 Q 端。如果没有新的时钟沿到来，Q 端将持续输出上一次采样的数据。每来一个时钟沿，触发器就采样一次数据 D。

---

3. 建立时间和保持时间的分析

我们可以从两种情况分析建立时间和保持时间：

1. 时钟没有传输延时（Clock Skew）
2. 时钟存在传输延时

3.1 时钟无延时情况

该情况相对简单，不涉及时钟在不同触发器之间的偏移。

3.2 时钟存在延时情况

• Tco：触发器内部时延，即数据从 C 到 D 的时间。
• Tdelay：两个触发器之间，数据传输的延迟时间，即从左侧触发器的 D 输出到右侧触发器的 E 输入的时间。
• Tsetup：右侧触发器的建立时间，即从接收到数据到接收到时钟上升沿之间的最小时间。
• Tcycle：时钟周期。
• Tskew：两个触发器接收到时钟信号的时间差（时钟偏移）。

---

4. 时序约束条件

为了确保数据能稳定地从左侧触发器传递到右侧触发器并被正确采样，必须满足以下两个时序约束条件：

• 建立时间约束：
  Tco + Tdelay + Tsetup ≤ Tcycle + Tskew

• 保持时间约束：
  Tco + Tdelay ≥ Thold + Tskew

这两个不等式是数字电路设计中确保数据正确传输和锁存的关键条件。